2005년09월04일 1번
[디지털 전자회로] 그림의 증폭 회로에서 S를 단락 시켰을 경우에도 그 값의 변화가 거의 없는 것은?
- ① 증폭기의 입력저항
- ② 증폭기의 안정도
- ③ 증폭기의 전류 이득
- ④ 증폭기의 전압이득
(정답률: 알수없음)
문제 해설
S를 단락 시켰을 경우, 입력 신호가 증폭기로 들어가지 않기 때문에 입력저항과 안정도는 영향을 받지 않는다. 하지만 전류 이득은 증폭기 내부에서 발생하는 전류의 증폭 비율을 나타내므로, S를 단락 시켜도 전류 이득은 변하지 않는다. 따라서 정답은 "증폭기의 전류 이득"이다.
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