2008년07월13일 2번
[전기전자공학(대략구분)] 다음과 같은 연산증폭회로의 입ㆍ출력식으로 가장 적합한 것은?
-
①
-
②
-
③
-
④
(정답률: 33%)
문제 해설
입력이 0V일 때, Q1은 off되고 Q2는 on되어 출력이 Vcc에 가까워진다. 반대로 입력이 Vcc일 때, Q1은 on되고 Q2는 off되어 출력이 0V에 가까워진다. 따라서, 이 연산증폭회로는 입력과 출력이 반대로 연결되어 있으므로, 정답은 ""이다.
"이다.연도별
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