2005년04월03일 6번

[전기전자개론]
다음과 같은 연산증폭회로의 입·출력식은?

(정답률: 67%)

문제 해설

입력 전압이 V1일 때, Q1은 전류를 흐르게 하여 Q2의 게이트에 V1-VBE1의 전압을 인가합니다. 이로 인해 Q2는 conducing 상태가 되어 Vout은 V1-VBE1이 됩니다. 따라서 출력 전압은 입력 전압에서 다소 낮은 값이 됩니다. 이 회로는 입력 전압이 증폭되지 않고, 오히려 약간 감쇠되는 회로입니다. 따라서 정답은 "

"입니다.

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