2019년04월27일 64번
[집적회로 설계이론] 다음의 정적 CMOS 로직(Static CMOS Logic)에 관한 설명 중 틀린 것은?
- ① 반대로 동작하는 nMOS와 pMOS를 이용하여 대칭적으로 동작시키는 회로 로직이다.
- ② 시간이 비교적 많이 경과해도 출력전압이 변하지 않는 대신 속도가 느리다.
- ③ 출력은 VDD로만 연결되어 유지된다.
- ④ nMOS와 pMOS를 이용하여 풀업(pull-up)과 풀다운(pull-down) 시키는 회로이다.
(정답률: 58%)
문제 해설
"출력은 VDD로만 연결되어 유지된다."라는 설명이 틀립니다. 정적 CMOS 로직에서 출력은 입력에 따라 VDD 또는 GND로 연결됩니다. 이는 nMOS와 pMOS의 조합에 따라 결정되며, 입력이 바뀌면 출력도 바뀝니다. 이러한 특성을 이용하여 논리 게이트를 구성하고, 복잡한 논리 회로를 구현할 수 있습니다.